image: （a）基于3D封装技术的半导体逻辑折叠；（b）超导单片3D有源集成 view more
Credit: 北京中科期刊出版有限公司
随着摩尔定律逐渐放缓，集成电路的性能提升不再仅依赖晶体管尺寸缩小。近日，一项发表于《功能材料与器件学报》的研究提出了一种新的“时间缩放”方法论，以时间常数τ为统一优化目标，重新审视从器件到系统的性能演进。
研究团队将这一思想应用于超导单磁通量子（Single Flux Quantum，SFQ）电路。这类电路虽具备皮秒级开关速度和极低能耗，但在大规模集成中仍受限于平面布局、布线拥塞和时钟偏斜等问题。与半导体领域依赖封装级三维集成的“逻辑折叠”不同，该研究提出的双有源层结构在单片低温工艺栈内直接构建两层约瑟夫森结有源器件，实现了真正的门级三维集成。
研究人员构建了一个面向SFQ电路的τ分解模型，将时间延迟拆分为器件开关、层间一致性、逻辑单元延迟、横向与纵向互连延迟、时钟分布等多个可独立优化的分量。基于该模型，他们在ISCAS-c17、4位Kogge-Stone加法器和移位寄存器等测试电路中验证了双有源层的效果。结果显示，在电路规模足够大的情况下，双有源层可带来最高28.8%的净时序压缩。
研究同时指出，双有源层并非适用于所有场景。当电路规模过小时，垂直通孔引入的额外延迟可能超过平面路径的节省。此外，有源层数量并非越多越好，三层结构相比两层的边际收益明显下降，甚至出现时序违例。因此，团队呼吁发展“时间感知型”电子设计自动化工具，帮助设计者在层分配、三维布局和时序分析中，以时间压缩为核心目标进行权衡。
该研究为后摩尔时代超导集成电路的发展提供了新的理论框架和工程路径，强调未来计算系统的进步应聚焦于“更短的时间路径”而非“更多的器件”。
Article Title
Time scaling methodology for superconducting dual-active-layer integrated circuits
Article Publication Date
30-Jun-2026